accumulator.vhd

library IEEE; 
use IEEE.std_logic_1164.all; 
use IEEE.std_logic_unsigned.all; 

entity accumulator is                   ----声明外部实体接口
    port ( 
--	输入信号：
--    clk：时钟信号。
--    en_D：使能信号，用于控制dBus的输出。
--    ld：加载信号，用于将数据加载到累加器中。
--    selAlu：选择信号，用于选择数据来源（aluD或dBus）。
--    reset：复位信号，用于将累加器的值复位为0。
        clk, en_D, ld, selAlu, reset: in STD_LOGIC; --时钟信号
--    aluD：来自ALU的数据输入。
        aluD: in STD_LOGIC_VECTOR(7 downto 0); 
--	双向信号：
--    dBus：数据总线，用于数据的输入和输出。
        dBus: inout STD_LOGIC_VECTOR(7 downto 0); 
--	输出信号：
--    q：累加器的输出，提供当前累加器的值。
        q: out STD_LOGIC_VECTOR(7 downto 0) 
    ); 
end accumulator; 

architecture accArch of accumulator is 
signal accReg: STD_LOGIC_VECTOR(7 downto 0); -- 定义了一个信号，用于存储累加器的值

begin 
-- 时钟驱动的进程
  process(clk) begin 
   if clk'event and clk = '1' then 
--		复位操作：
--    当reset信号为'1'时，累加器accReg被复位为0（"00000000"）。
    if reset = '1' then 
     accReg <= "00000000"; 
--	  加载操作：
--    当ld信号为'1'且selAlu为'1'时，累加器accReg被加载为aluD上的值。
--    当ld信号为'1'且selAlu为'0'时，累加器accReg被加载为dBus上的值。
    elsif ld = '1' and selAlu = '1' then 
     accReg <= aluD; 
    elsif ld = '1' and selAlu = '0' then 
     accReg <= dBus; 
    end if; 
   end if; 
  end process; 
  
--  dBus：
--    当en_D信号为'1'时，累加器的值accReg被输出到数据总线dBus。
--    如果en_D为'0'，则dBus被设置为高阻态（"ZZZZZZZZ"）。
  dBus <= accReg when en_D = '1' else 
     "ZZZZZZZZ"; 
--	  q：
--    累加器的值accReg始终被输出到q，提供当前累加器的值。
  q <= accReg; 
end accArch;